#基本的半导体原件及原理
存储元
利用MOS管实现“高通低阻”
存储体结构组成
注：1个字节8个bit，一个存储字多少个bit看具体设计
存储芯片的基本原理
译码器将MAR中信号转换为选择信号，选择自选线(比如上图有3位，对应8个地址，从0~7)，被选择的字选线得到一个高电平信号，这根线对应的存储字中的存储的数据一起通过数据线传送
控制电路用来控制MAR与MDR中电信号稳定才传输
芯片的选择控制与读写控制如上图
封装前后芯片组成如下
第一个数字表示有多少个存储单元
第二个数字表示存储字长有多少
半导体存储芯片的结构
- 存储矩阵：由大量相同的位存储单元阵列构成
- 译码驱动：将来自地址总线的地址信号翻译成对应存储单元的选通信号， 该信号在读写电路的配合下完成对被选中单元的读/写操作
- 读写电路：包括读出放大器和写入电路，用来完成读/写操作
- 地址线：决定CPU访问存储矩阵的哪里，单向输入，位数取决于芯片的容量
- 数据线：进行数据的读写，双向读写，位数取决于芯片能够读/写的位数
- 片选线：用于确定哪一个存储芯片被选中，可以表示为
- CS‾CS：芯片选择，低电平有效
- CE‾CE：芯片使能，低电平有效
- 读写控制线：可以有一根，也可以有两根
- 一根
- WE‾WE：低电平写有效，高电平读有效
- 两根
- OW‾OW：允许读，低电平有效
- WE‾WE：允许写，低电平有效
- 一根
芯片的容量由地址线和数据线一起决定：
芯片的容量=2地址线根数×数据线根数芯片的容量=2地址线根数×数据线根数
SRAM和DRAM的区别
DRAM芯片
写入：字选择线加5V，数据线加5V，电容内存储电荷，表示写入1，反之就是0
读出：字选择线加5V，如果此时电容有点，电容就放电，就表示输出1，反之就是0
SRAM芯片
双稳态触发器
A高B低：1
A低B高：0
相应的读/写就是相应的2根数据线BL和BLX就是根据上面高低输出/输出，比如BL输出高电平，BLX输出低电平，那么就是1
| 特点 | SRAM | DRAM |
|---|---|---|
| 存储信息（0、1） | 触发器（双稳态） | 电容（充放电） |
| 破坏性读出 | 非 | 是 |
| 需要刷新 | 不要 | 需要（电容上的电荷只能维持2ms） |
| 送行列地址（行地址，列地址） | 同时传送 | 分两次送 |
| 运行速度 | 块 | 慢 |
| 集成度 | 低 | 高 |
| 发热量 | 大 | 小 |
| 存储成本 | 高 | 低 |
DRAM的刷新
刷新的频率：
一般为2ms
每次刷新多少存储单元：
以行为单位，一次刷新一行
使用行列地址的目的：减少选通线
解释：什么叫行，为什么要拆成行
原因：降低选通线的数量，比如如果地址线有8位，一个平面需要\(2^8 = 256\)根选通线，而展开成二维后需要\(2^4 + 2^4 = 32\)根选通线
如何刷新
通过硬件支持，读出一行的信息后重新写入，占用1个读/写周期
何时刷新
假设DRAM内部结构排列成 128X128 的形式，读/写周期0.5μs
- 分散刷新
- 每读写一次就刷新该行
- 前0.5μs用于读写、后0.5μs用于刷新
- 系统的存取周期变为1μs
- 集中刷新
- 2ms内集中安排时间刷新
- 例如最后128个周期（64μs）全部用于刷新128行
- 用于刷新的存储周期内无法访问存储器，称为访存死区
- 异步刷新
- 将128次刷新平均分布在2ms内
- 每15.6μs会有一个0.5μs的死时间
DARM地址复用技术
DRAM芯片容量较大，通常采用地址复用技术，即行地址和列地址分两次用同样的地址线输入
- 地址线数量变为一半
- 选通线变为行选通和列选通线共计两根
RAM的读写周期
SRAM的读周期
- \(t_{CO}\) 之前：等待地址线稳定
- \(t_{CO}\)：片选保持时间
- 数据全部读出之后，在外部总线上稳定的出现，片选信号失效
- \(t_{A}\)：读出时间
- \(t_{RC}\) ：读周期
当使用一根读写控制线时，写使能信号WE全程保持高电平。
这些时序参数描述了存储器操作时各种信号的作用和持续时间，确保正确的数据传输和存储器操作。
SRAM的写周期
过程原理与读类似，等待信号稳定。
只读存储器（ROM）
ROM的特点
- 断电不丢失信息
- 只读
ROM的分类
- 掩膜式只读存储器（MROM）
- 出厂时写入
- 一次可编程只读存储器（PROM）
- 通过专门设备一次性写入
- 可擦除可编程只读存储器（EPROM）
- 修改次数有限
- 写入时间很长
- 闪速存储器（Flash Memory）
- 如U盘
- 固态硬盘（Solid State Drives）
- 控制端元+闪存芯片